电气高手们，帮忙设计个数字频率计！！！急啊！
晶振产生较高的标准频率，经分频器后可获得各种时基脉冲（1ms，10ms，0.1s，1s等），时基信号的选择由开关S2控制。被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如果被测信号为方波，放大整形可以不要，将被测信号直接加到主控门的输入端。时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。若时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率f＝N / T，改变时基信号的周期T，即可得到不同的测频范围。当主控门关闭时，计数器停止计数，显示器显示记录结果。此时控制电路输出一个置零信号，经延时、整形电路的延时，当达到所调节的延时时间时，延时电路输出一个复位信号，使计数器和所有的触发器置0，为后续新的一次取样作好准备，即能锁住一次显示的时间，使保留到接受新的一次取样为止。
一道阅读题，大侠们帮帮忙啦！1
1、除夕真热闹。2、B3、老少男女都穿起新衣，门外贴上了红红的对联，屋里贴好各色的年画。除夕夜家家灯火通宵，不许间断，鞭炮声日夜不绝。在外边做事的人赶回家来吃团圆饭。没有什么人睡觉，都要守岁。4、佳肴、新衣、对联 年画、鞭炮、团圆饭、守岁5、除夕夜对归家团圆的重视和依恋。6、除夕真热闹，正月初一全城都在休息。 7、半包围 走字底 G 外出闲游浏览8、情形 、情况 ，完全不一样9、喧闹、间隔、情景、招待、独有、姿势、熟练、技艺10、男人拜年、女人待客、小贩摆摊、小孩逛庙会、庙会上的赛手表演11、大年初一人们节日生活的喜庆快乐、丰富多彩。12、详写
数字频率计的设计
目录....................................................................1
摘要…………………………………………………………………………2
综述…………………………………………………………………………2
课程设计目的与任务………………………………………………………3
任务分析与方案选择……………………………………………………..3
进度安排…………………………………………………………………...4
设计要求…………………………………………………………………...4
1.数字频率计原理………………………………………………………..5
1.1数字频率计的基本原理框图…………………………………………..5
1.2数字频率计的基本原理………………………………………………..5
2.数字频率的设计电路…………………………………………………….6
2.1放大整形电路………………………………………………………….6
2.2石英晶体振荡器和分频器…………………………………………….7
2.3计数译码显示电路……………………………………………………8
2.4控制电路………………………………………………………………8
2.5数字频率计的电路图…………………………………………………9
3.器件介绍…………………………………………………………………10
3.1 CD4060介绍…………………………………………………………10
3.2 CD4518介绍…………………………………………………………11
课程设计的总结与展望……………………………………………………12
参考文献……………………………………………………………………13
详见豆丁资源....
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数字频率计的原理
数字频率计的主要功能是测量周期信号的频率。频率是单位时间（ 1S ）内信号发生周期变化的次数。如果我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。
数字频率计由四部分组成：时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路。由555定时器，分级分频系统及门控制电路得到具有固定宽度T 的方波脉冲做门控制信号，时间基准T 称为闸门时间.宽度为T 的方波脉冲控制闸门的一个输入端 B.被测信号频率为 fx，周期 Tx，到闸门另一输入端 A.当门控制电路的信号到来后，闸门开启，周期为Tx 的信号脉冲和周期为T 的门控制信号结束时过闸门，于输出端C 产生脉冲信号到计数器，计数器开始工作，直到门控信号结束，闸门关闭.，单稳1 的暂态送入锁存器的使能端，锁存器将计数结果锁存，计数器停止计数并被单稳态清零，在整个电路中，时基电路是关键，闸门信号脉冲宽度是否精确直接决定了测量结果是否精确。 因此，可得出数字频率计的原理框图如下：
数字频率计的设计
多周期同步测量法的基本思路是使被测信号与闸门之间实现同步化，从而从根本上消除了在闸门时间内对被测信号进行计数时的±1量化误差，使测量精度大大提高。倒数计数器就是基于该方法而设计出来的一种具有创新思想的测频、测周期的仪器。它采用多周期同步测量法，即测量输入多个（整数个）周期值，再进行倒数运算而求得频率。其优点是：可在整个测频范围内获得同样高的测试精度和分辨率。
（一）系统级方案设计
在选择多周期同步等精度测量法的情况下，按照自顶向下的设计方法，可以画出该频率计的系统级框图，如图1所示。根据测周期、频率的原理，可以将总体框图分为三个子系统：输入通道（即前置整形电路）该部分主要由模拟电路组成的；多周期同步等精度频率、周期的测量、控制及功能切换（中间部分），该部分基本上由数字硬件电路组成；单片机及外围电路，包括单片机、数码显示。
图 1 频率计的系统方框图
（二）子系统设计
1．输入通道的设计。输入通道是由前置放大器和整形器组成的，所以要对前置放大器的增益和带宽指标进行估计。为了能准确测量信号，将输入信号经过一个放大整形电路。其具体实施方案为：将输入信号经过LM358运放放大，再通过74LS132整形，此时的信号还不能直接送入单片机，这是因为在硬件上CPU对INT0和INT1引脚的信号不能控制，解决这个问题要通过硬件，再配合软件来解决。
2．预置闸门时间发生电路设计。闸门时间的确定，可以先由一个555定时器产生一个脉冲信号，将555产生的脉冲信号送入到74LS90十进制计数器当中，由于74LS90具有二-五进制混合计数的功能，所以可以用它来实现五进制计数，将74LS90的输出接到3—8线译码器74LS138的输入端，再将译码器的输出端接上五个发光二极管，这样就可以实现硬件上的闸门时间控制。但是考虑到硬件实现上的复杂性，可以通过软件上来实现，就是将五个发光二极管直接接到单片机的P1口由软件上来实现，通过按键来改变它的闸门时间。
3．数码显示电路的设计。该部分电路是由单向八位移位寄存器74LS164和数码管组成的。考虑到精度的问题，取五位计数值，采用五片74LS164级联，同时还要显示频率和周期的单位，所以还需再级联一块74LS164，在74LS164的输出端接六个单位指示灯，分别表示周期频率的三个不同的单位数量级，即周期单位s，ms，μs和频率单位Hz，KHz及MHz。移位寄存器的时钟信号是由单片机的串行输出口TXD脚控制。
数字频率计的技术指标
测量 频率、频率比、时间间隔、周期、上升/下降时间、正/负脉冲宽度、占空比、相位、总合、峰值电压、平均时间间隔、时间间隔延迟
分析 自动极限测试、数学运算（定标、偏置）、统计（最小、最大、平均、标准偏差）。统计功能可适用于全部测量结果或在极限内的测量结果。
测量功能
频率范围 CH1&2：DC-225MHz
频率分辨率 12字/s
测量速度 可达200测量/秒
时间间隔分辨率 150ps
输入调节 (CH1&2可独立选择)
阻抗、耦合 1MΩ或50Ω,ac或dc
低通滤波器100kHz,可切换
衰减器 x1或 x10
外部时基
基准输入 10MHz
触发 CH1&2
上升/下降沿触发，按信号电平的百分数或绝对电压设置出发电平，灵敏读设置为Low,Med或High。
闸门和待命 自动、手动（设置闸门时间或分辨率位数）外部；延迟
接口 带SCPI兼容语言和标准GPIB(IEEE 488.1和488.2)RS-232只讲工作方式。
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摘 要：文中运用VHDL语言，采用Top To Down的方法，实现8位数字频率计，并利用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统系统性能可靠。
关键词：EDA；VHDL；数字频率计；波形仿真；CPLD�
1引言
VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。
本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。
2数字频率计的基本设计原理
数字频率计的原理框图如图1所示。他主要由5个模块组成，分别是：脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。�
当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。�
3设计实现�
3.1系统方框图的划分和结构设计
根据数字频率计的系统原理框图（图1虚线框内），设计系统的顶层电路图如图2所示。�
图2中TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号TSTEN能产生一个1 s宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制：当TSTEN高电平时允许计数、低电平时停止计数。
REG32B为锁存器。在信号Load的上升沿时，立即对模块的输入口的数据锁存到REG32B的内部，并由REG32B的输出端输出，然后，七段译码器可以译码输出。在这里使用了锁存器，好处是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。
CNT10为十进制计数器。有一时钟使能输入端ENA，用于锁定计数值。当高电平时允许计数，低电平时禁止计数。图2中将8个十进制计数器CNT10级联起来实现8 b十进制计数功能。
SEVYM为七段译码显示驱动电路，可以将频率计数的结果译成能在数码管上显示相对应的阿拉伯数字，便于读取测量的结果。
为了实现系统功能，测频控制信号发生器TESTCTL、计数器CNT10、锁存器REG32B存在一个工作时序的问题，设计时需要综合考虑。
图3给出了系统的工作时序。图3中CLK是由图1中脉冲发生器产生的频率为1 Hz的标准时钟信号，当测频控制信号发生器TESTCTL的TSTEN端为高电平时允许计数、低电平时停止计数，在停止计数期间，测频控制信号发生器TESTCTL的Load端产生一个上升沿，将计数器在前1 s的计数值锁存进32 b锁存器REG32B中，并由8个7段译码器将计数结果译出稳定显示。锁存信号之后经过半个CLK周期，测频控制信号发生器TESTCTL的CLR�_CNT端产生一个上升沿，对计数器进行清零。为下1 s的计数操作做准备。
为了产生这个时序图，首先有一个D触发器构成二分频器，在每次时钟CLK的上升沿到来使其值翻转。D触发器的输出高电平正好是1 s，因此可以作为测频控制信号发生器TESTCTL的TSTEN端，用来控制计数。而Load信号正好是TSTEN端信号的翻转。在计数结束后半个CLK周期，CLK与TSTEN都为低电平，这时CLR�_CNT产生一个上升沿作为清零信号。�
3.2各模块的VHDL源程序
采用VHDL描述数字频率计的电路时，根据图2所示的数字频率计系统顶层电路图，按照自顶向下的设计思路，编写各个模块的VHDL源程序，最后再对各个模块进行组合，编写顶层描述的VHDL源程序，由于篇幅所限，本文仅介绍数字频率计顶层描述的源程序，各个模块的VHDL源程序编写较为简单，可以根据各自的功能，相应地写出。
8位数字频率计的顶层描述VHDL源程序为：
4系统的功能仿真
Lattice公司推出的Isp Expert的数字系统设计软件，是一套完整的EDA软件，能够对所设计的数字电子系统进行时序仿真和功能仿真。
采用Lattice公司推出的Isp Expert EDA软件，对所编写数字频率计VHDL源程序进行编译、逻辑综合，自动地把VHDL描述转变为门级电路。然后进行波形仿真，编写的仿真测试向量文件如下（为仿真简单起见，测试一个66 Hz的周期信号）：
仿真后得到的波形图如图4所示，从仿真波形上看测量的结果是准确的。还可以进一步修改测试向量文件，进行波形仿真。最后通过编程电缆，将所设计的内容下载到CPLD器件中，进行实物仿真。�
5结语
本文介绍了使用VHDL语言设计数字频率计的方法，并下载到CPLD中组成实际电路，这样可以简化硬件的开发和制造过程，而且使硬件体积大大缩小，并提高了系统的可靠性。同时在基本电路模块基础上，不必修改硬件电路，通过修改VHDL源程序，增加一些新功能，满足不同用户的需要，实现数字系统硬件的软件化。
跪求 基于verilog HDL设计的数字频率计数与模块的程序！超简单就行！
我自己写的.我测试好使.输出到二位动态数码管上,被测试频率由原来的clk产生,input,output写的很明白,能看懂吧?
module pinlvji(clk,clk_test,rst,out_wei,out_duan);
input clk,rst;
output [1:0]out_wei;
output [7:0]out_duan;
output clk_test;
reg [1:0]out_wei;
reg [7:0]out_duan=8'b00000011; //a b c d e f g dp
reg clk_test=0; // ce shi xin hao
reg [1:0] count1=2'b00;
reg [24:0] count2=0;
reg [18:0] count3=0;
reg [5:0] show; //largest 50M
reg [3:0] shi;
reg [3:0] ge;
reg flag=0; //yes or not get to one second
reg [19:0] saomiao;
reg [7:0] h;
reg [7:0] l;
always@(posedge clk) begin //creat a test signal 'clk_test'
if(count1==2'b11) begin // 50/8M
count1<=2'b00;
clk_test<=~clk_test;
end else
count1<=count1+1;
end
always@(posedge clk or negedge rst) begin //wait for 1 second ,then flag=1
if(!rst)
count2<=0;
else begin
if(!flag)
count2<=count2+1;
if(count2==25000000) begin // 1 second
flag<=1;
end
end
end
always@(posedge clk_test or negedge rst) begin //ji shu qi (1)
if(!rst)
count3<=0;
else if(!flag) begin
count3<=count3+1;
if(count3==500000) begin //1M
count3<=0;
show<=show+1;
end
end
end
always@(posedge clk) begin //scan
saomiao<=saomiao+1'b1;
if(!rst) begin
case(saomiao)
1 :begin
out_wei<=2'b10;
out_duan<=8'b00000011; //0
end
300000:begin
out_wei<=2'b01;
out_duan<=8'b00000011; //0
end
600000:saomiao<=0;
endcase
end
else begin
case(saomiao)
1 :begin
out_wei<=2'b10;
if(flag) out_duan<=l;
end
300000:begin
out_wei<=2'b01;
if(flag) out_duan<=h;
end
600000:saomiao<=0;
endcase
end
end
always@(posedge clk) begin
case(shi)
0:h=8'b00000011;
1:h=8'b10011111;
2:h=8'b00100101;
3:h=8'b00001101;
4:h=8'b10011001;
5:h=8'b01001001;
6:h=8'b11000001;
7:h=8'b00011111;
8:h=8'b00000001;
9:h=8'b00011001;
default:h=1'bx;
endcase
case(ge)
0:l=8'b00000011;
1:l=8'b10011111;
2:l=8'b00100101;
3:l=8'b00001101;
4:l=8'b10011001;
5:l=8'b01001001;
6:l=8'b11000001;
7:l=8'b00011111;
8:l=8'b00000001;
9:l=8'b00011001;
default:l=1'bx;
endcase
end
always@(posedge clk) begin //show
case(show)
0:begin shi=0;ge=0; end
1:begin shi=0;ge=1; end
2:begin shi=0;ge=2; end
3:begin shi=0;ge=3; end
4:begin shi=0;ge=4; end
5:begin shi=0;ge=5; end
6:begin shi=0;ge=6; end
7:begin shi=0;ge=7; end
8:begin shi=0;ge=8; end
9:begin shi=0;ge=9; end
10:begin shi=1;ge=0; end
11:begin shi=1;ge=1; end
12:begin shi=1;ge=2; end
13:begin shi=1;ge=3; end
14:begin shi=1;ge=4; end
15:begin shi=1;ge=5; end
16:begin shi=1;ge=6; end
17:begin shi=1;ge=7; end
18:begin shi=1;ge=8; end
19:begin shi=1;ge=9; end
20:begin shi=2;ge=0; end
21:begin shi=2;ge=1; end
22:begin shi=2;ge=2; end
23:begin shi=2;ge=3; end
24:begin shi=2;ge=4; end
25:begin shi=2;ge=5; end
26:begin shi=2;ge=6; end
27:begin shi=2;ge=7; end
28:begin shi=2;ge=8; end
29:begin shi=2;ge=9; end
30:begin shi=3;ge=0; end
31:begin shi=3;ge=1; end
32:begin shi=3;ge=2; end
33:begin shi=3;ge=3; end
34:begin shi=3;ge=4; end
35:begin shi=3;ge=5; end
36:begin shi=3;ge=6; end
37:begin shi=3;ge=7; end
38:begin shi=3;ge=8; end
39:begin shi=3;ge=9; end
40:begin shi=4;ge=0; end
41:begin shi=4;ge=1; end
42:begin shi=4;ge=2; end
43:begin shi=4;ge=3; end
44:begin shi=4;ge=4; end
45:begin shi=4;ge=5; end
46:begin shi=4;ge=6; end
47:begin shi=4;ge=7; end
48:begin shi=4;ge=8; end
49:begin shi=4;ge=9; end
50:begin shi=5;ge=0; end
51:begin shi=5;ge=1; end
default:begin shi=1'bx;ge=1'bx; end
endcase
end
endmodule
